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verilog 不理解！ |
| 作者：chinawei97 栏目：EDA技术 |
task ab; initial a＝0； @(negedge scl) begin #100; a=1; b=0; end @(negedge scl) #100 a=0; 在同一个任务里给a赋值和延时我不能理解！为何这样写呢？这样写的时序是如何理解的呢？ |
| 2楼： | >>参与讨论 |
| 作者： GHT 于 2005/1/7 14:23:00 发布：
错的吧！ 错的吧！ |
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| 3楼： | >>参与讨论 |
| 作者： yoursjo 于 2005/1/10 16:21:00 发布：
看样子像个教学用的改错例程…… |
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| 4楼： | >>参与讨论 |
| 作者： xjg1111 于 2005/1/10 19:23:00 发布：
呵呵，看不懂。～～ 应该测试用的仿真程序。 是一个task, 可以不用always??? |
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