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请教这个VHDL语句的意思？ |
| 作者：bluefancy 栏目：EDA技术 |
这是网上下的用VHDL编的8255程序里的一小段，不知这个std_logic'()是什么意思？我手上只有一本书，也没找到这种用法，麻烦有空的大虾给说一下！谢了！
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| 2楼： | >>参与讨论 |
| 作者： computer00 于 2005/1/8 20:43:00 发布：
数据类型的限定。 如果你懂C语言的话，就知道怎么回事了，跟C语言中的强制类型转换差不多。 |
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| 3楼： | >>参与讨论 |
| 作者： bluefancy 于 2005/1/8 22:17:00 发布：
好像PortCLow的类型就是std_logic,没必要转换吧？ 而且由BIT转换为STD_LOGIC的函数是TO_STDLOGICV()吧 |
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| 4楼： | >>参与讨论 |
| 作者： computer00 于 2005/1/8 23:58:00 发布：
不是转换。是限定。不限定会搞不清楚。 |
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| 5楼： | >>参与讨论 |
| 作者： daiduohao 于 2005/1/9 8:40:00 发布：
re 建议全部使用std_logic或者std_logic_vector. 学vhdl，建议看国外的程序，国内的很多书上的程序写的的确很烂。 |
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| 6楼： | >>参与讨论 |
| 作者： bluefancy 于 2005/1/10 9:08:00 发布：
麻烦能说的详细点吗？干吗要限定？不限定为什么就 搞不清楚？什么时候要这样限定？谢谢！ |
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