其它信息:
333MHz(3.0ns)核心指令速率时,性能2GFLOPS/666MMACs;3M位片上SRAM(模块0和1为lM位,模块2和3为0.50M位)用于核心处理器和DMA同时存取;4M位片上屏蔽可编程ROM(模块为02M和模块1为2M);具有模和位反向处理功能的双数据地址发生器(DAGs);具有单循环回路设置的零开销循环提供高效程序排序;单指令多数据(SIMD)结构规定:2个运算处理单元;并行执行具有其他SHARC系列贴装电平代码兼容性;允许并行性总线和运算单元:单周期执行(有或无SIMD)的乘或ALU操作,双存储器读或写,并取指令;传输在内存和核心之间在持续5.4GB/s带宽在333MHz核心指令速率
引脚图:
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