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VHDL中的错误，高手帮忙解释一下

作者：强仔　栏目：EDA技术

VHDL中的错误，高手帮忙解释一下
下面程序中为什么提示："condition clause and timeout clause together in a wait statement is not supported"?请高手指导。
---------------测试基准--------------------------
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
-------------------------------------------------
ENTITY TB_CLK_DIV IS
END TB_CLK_DIV;
-------------------------------------------------
ARCHITECTURE TESTBENCH OF TB_CLK_DIV IS
COMPONENT CLK_DIV
    PORT(CLK: IN STD_LOGIC;
         RST: IN STD_LOGIC;
         CLK_2D: OUT STD_LOGIC;
         CLK_4D: OUT STD_LOGIC;
         CLK_8D: OUT STD_LOGIC;
         CLK_16D: OUT STD_LOGIC);
END COMPONENT;

SIGNAL CLK: STD_LOGIC:='1';
SIGNAL RST: STD_LOGIC:='1';
SIGNAL CLK_2D: STD_LOGIC;
SIGNAL CLK_4D: STD_LOGIC;
SIGNAL CLK_8D: STD_LOGIC;
SIGNAL CLK_16D: STD_LOGIC;

BEGIN
    PROCESS
    BEGIN
    WAIT FOR 50 NS;CLK<=NOT CLK;
    END PROCESS;
    RST<= '0' AFTER 200 NS;
    TEST: CLK_DIV
    PORT MAP(CLK,RST,CLK_2D,CLK_4D,CLK_8D,CLK_16D);
END TESTBENCH;
-------------------------------------------------

2楼：	>>参与讨论
作者：天涯落日于 2007/5/11 20:43:00 发布：郁闷～～你怎么定义的？CLK　　RST　CLK_2D　　CLK_4D　　CLK_8D　CLK_16D　　这些是端口还是信号？？可以的吗？

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