|
|||||||||||
| 技术交流 | 电路欣赏 | 工控天地 | 数字广电 | 通信技术 | 电源技术 | 测控之家 | EMC技术 | ARM技术 | EDA技术 | PCB技术 | 嵌入式系统 驱动编程 | 集成电路 | 器件替换 | 模拟技术 | 新手园地 | 单 片 机 | DSP技术 | MCU技术 | IC 设计 | IC 产业 | CAN-bus/DeviceNe |
cpld的vhdl语言：请教问题！ |
| 作者：sun0_LIANG 栏目：EDA技术 |
有计数器a； b信号的下降沿使a=0； c信号（时钟）使a++； 不知道如何用vhdl描述？？？ 注：b信号的频率小，在时钟范围以内。可以在c信号中检测b的下降沿。 我写的总有error!!好烦哦!!! |
| 2楼： | >>参与讨论 |
| 作者： samcushing 于 2005/11/19 9:38:00 发布：
Use this. I think it will help you! PROCESS(c) begin if c'event and c='1' then b0 <= b; b1 <= b0 ; end if; end PROCESS; b_negedge <= b1 and (not b0) ; -- Detect the falling edge of b PROCESS(c) begin if c'event and c = '1' then if b_negedge = '1' then a <= 0 ; else a <= a + 1 ; end if; end if; end PROCESS; -- If you want some help, can get in touch with me. -- Sam Chan< samcushing@tom.com> |
|
| 3楼： | >>参与讨论 |
| 作者： 林泉明 于 2006/7/19 16:37:00 发布：
What mean?It puzzle me . |
|
| 4楼： | >>参与讨论 |
| 作者： winner0911 于 2006/11/17 21:47:00 发布：
b0 <= b;b1 <= b0 ;不是串行运行的吗 |
|
| 5楼： | >>参与讨论 |
| 作者： micdot 于 2006/12/7 12:10:00 发布：
b0 <= b; b1 <= b0 ;是并行的 b0 <= b; b1 <= b0 ;是并行的，其运行条件是只要c有上升沿触发就可以了！ |
|
| 6楼： | >>参与讨论 |
| 作者： kefeng19 于 2007/3/31 19:30:00 发布：
应该从硬件角度 分析 应该从硬件角度分析 b0 得到的是 b 的值 而 b1 得到的是 b0原来的值~ |
|
|
|
Copyright © 1998-2006 tgdrjb.cn 浙ICP证030469号 |