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带隙基准的电压封装后咋会漂？ |
| 作者：sww008602 栏目：IC设计 |
小弟目前设计了一款内含2.5v带隙基准的电源管理电路，中测修调可以把96%的芯片带隙基准都烧在2.5上下10毫伏内，但在长电封装后再测试发现只有50%的芯片带隙基准在2.5上下25毫伏内，35%在2.5上偏25毫伏到上偏100毫伏内，14%在2.5下偏25毫伏到下偏100毫伏内，中测机是TR6800，封装是DIP，请各为高手帮忙分析一下，是中测还是封装还是其他原因？怎么会这样？？该咋办啊？？？ |
| 2楼： | >>参与讨论 |
| 作者： microe 于 2006/3/8 13:46:00 发布：
two cents 可能是封装的问题，PACKAGE shift 试试按按你的PACKAGE，看输出电压动不动 |
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| 3楼： | >>参与讨论 |
| 作者： sww008602 于 2006/3/9 8:36:00 发布：
按PACKAGE，输出电压不动啊 按PACKAGE，输出电压不动啊,各位大哥谁有遇到过这种情况呀,该采取怎样的措施啊?? |
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| 4楼： | >>参与讨论 |
| 作者： sww008602 于 2006/3/9 8:55:00 发布：
应该可以排除光的影响,难道是设计线路或版图有缺陷?没道理啊?? 我在中测时用黑布遮住光线和让光线照在圆片上测的结果一样,应该可以排除光的影响,难道是设计线路或版图有缺陷?没道理啊?? |
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| 5楼： | >>参与讨论 |
| 作者： sheepyang 于 2006/3/9 12:19:00 发布：
PACKAGE影响 首先指出用手指按是按不出来的。你那点力量能把封装按碎？其实封装在里面的芯片的应力是比较大的。 存在的原因是： 1.可能电路版图设计不合理，没有把bandgap部分 放在靠近芯片中心位置或是离芯片边缘远点。 2.封装材料可能不好，与芯片的应力很大。 3.封装工艺可能没把握好导致应力大。 4.长电的测试有问题。如，有没有大电流，有没有使用开尔文连接，电容是否离芯片很远而导致芯片振荡，输出电容的大小、类型是否有问题。 |
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| 6楼： | >>参与讨论 |
| 作者： sheepyang 于 2006/3/9 12:20:00 发布：
补充下 如果要验证是不是封装的问题， 你可以到专门的开盖公司将 封装去掉部分并保留金丝， 看看前后的差别。 要多开几颗看看。 |
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| 7楼： | >>参与讨论 |
| 作者： sww008602 于 2006/3/10 8:38:00 发布：
开盖后测试还是那样啊！ 开盖后测试还是那样啊！版图的相关部分也远离边缘！想不通！ |
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| 8楼： | >>参与讨论 |
| 作者： sheepyang 于 2006/3/10 12:11:00 发布：
那就麻烦了 是不是中测有问题？你得仔细查查。 |
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| 9楼： | >>参与讨论 |
| 作者： clqic 于 2006/3/12 17:23:00 发布：
你是用电容烧写铝条还是多晶条？ |
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| 10楼： | >>参与讨论 |
| 作者： sww008602 于 2006/3/13 9:34:00 发布：
烧写多晶啊 在中测时测试机给600豪安8毫秒的电流脉冲来烧多晶，并且中测后过了48小时后又重新中测一遍两次的数据基本相同，90%以上都在2.5V上下10毫伏以内.难道是长电封装有问题? |
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| 11楼： | >>参与讨论 |
| 作者： anrui 于 2006/3/16 11:24:00 发布：
封装后必然存在一定的偏差 你裸片测试，和封装后测试毕竟存在一定的环境差异。这样就可能放大你的误差范围。打个比方，也许在裸片修调中误差在正负5m情况，也许封装后会保证你的误差在25m之内。所以你应该统计一下你的裸片修调过程中误差分布情况。 |
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| 12楼： | >>参与讨论 |
| 作者： clqic 于 2006/3/16 13:56:00 发布：
封装材料的电阻率 |
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| 13楼： | >>参与讨论 |
| 作者： bitcat 于 2006/3/17 16:46:00 发布：
会不会是有振荡 在仿真时没有在输出加电容,一到封装后,pad上有电容,引起振荡? |
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| 14楼： | >>参与讨论 |
| 作者： look&think 于 2006/3/17 16:51:00 发布：
用示波器看过波形吗？ bitcat说的有道理，有用示波器看过波形吗，会不会有小幅震荡。 |
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| 15楼： | >>参与讨论 |
| 作者： sww008602 于 2006/3/20 16:15:00 发布：
用示波器看有1毫伏以内的小幅震荡 在裸片修调中精确在正负6mV，封装后会只有50在25m之内。用万用表看有1毫伏以内的小幅震荡,有问题吗? |
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| 16楼： | >>参与讨论 |
| 作者： sxyyj 于 2006/3/20 19:08:00 发布：
是封装问题 我们采用431做过试验:采用不同的塑封材料其对基准电压的影响非常明显.当然,如果芯片设计合理的话该影响可以降到最低水平,比如在铝上面压一层氮化硅 |
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| 17楼： | >>参与讨论 |
| 作者： sww008602 于 2006/3/21 12:23:00 发布：
小弟的电路也含431 小弟的电路也含431,为了测试基准,在基准铝线上开了10*10的小窗口,通过测试 431发现基准漂移问题,数据统计呈抛物线型,在铝上面压一层氮化硅是在工艺厂家来实现吗?还有不同的塑封材料其对基准电压的影响能有多大?用哪种塑封材料 会好点? 10*10的小窗口会不会对基准电压的影响非常大? |
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| 18楼： | >>参与讨论 |
| 作者： sww008602 于 2006/3/23 12:02:00 发布：
请高手指点! 请高手指点! |
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| 19楼： | >>参与讨论 |
| 作者： sww008602 于 2006/4/7 14:23:00 发布：
开冒后又恢复正常 开冒后又恢复正常了,可以确定是封装的影响,但换应力小的封装材料也没有改善,该采取什么措施啊?增加氮化硅厚度的话会不会有改善? |
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| 20楼： | >>参与讨论 |
| 作者： look&think 于 2006/4/7 16:03:00 发布：
与光有关系吗？ 与光有关系吗？不会是哪个地方漏电太大吧。开盖后用黑纸盖紧再试试。 挺神奇的事，继续关注。 |
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| 21楼： | >>参与讨论 |
| 作者： sww008602 于 2006/4/7 16:43:00 发布：
与光无关,把芯片用电炉烧一分钟后又恢复正常了! 与光无关,把芯片用电炉烧一分钟后又恢复正常了!应该是电炉烧后把封装的应力释放掉就恢复正常,应该等同于开冒的效果,在封装过程中可不可以通过改变一些东西或步骤来减小力?还有封装材料那种可以最大程度的减小应力? |
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| 22楼： | >>参与讨论 |
| 作者： chensp02 于 2006/5/9 16:57:00 发布：
用老化设备或高温存储来做一个批量的实验 取一些IC,测试其基准电压分布,然后用高温存储一段时间,再测试其基准电压分布,分析其情况. |
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| 23楼： | >>参与讨论 |
| 作者： sheepyang 于 2006/5/9 19:22:00 发布：
晕 我当时就怀疑封装问题，楼主说开盖后还是有问题， 把我害惨了。:) 要减小应力除了版图上关键元件要靠近版图中心外， 封装材料有好有坏，采用膨胀系数尽量与硅相近的， 芯片用导电胶粘贴，不要用Sn/Pb/Ag做焊料。 |
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| 24楼： | >>参与讨论 |
| 作者： dgun 于 2006/5/11 18:34:00 发布：
封装引起的电压漂移 这个问题前段时间我也刚刚分析，结果是： 1，绝大部分带隙基准电压会漂移，不仅是你们的431 2，封装造成的漂移有两种，一种是固定朝一个方向漂，另外一种是随机的。 3，固定方向漂移可以在中测试加上补偿。 4，分装时可以在打线后加上一层保护胶，长电有，需要增加费用。 5，芯片要改版，减少随机的偏差。 |
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| 25楼： | >>参与讨论 |
| 作者： liguhu 于 2006/5/11 22:29:00 发布：
怎样漏电？ |
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| 26楼： | >>参与讨论 |
| 作者： liguhu 于 2006/5/11 22:31:00 发布：
怎样漏电？ 开盖后用黑红盖紧会有什么神奇的事？ |
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| 27楼： | >>参与讨论 |
| 作者： wuyizheng 于 2006/6/3 16:17:00 发布：
与测试有关 我们公司产品也有类似情况出现，不同的地方和不同的人测试结果都不一样，中测和成测用的不同设备都有差距。 |
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| 28楼： | >>参与讨论 |
| 作者： epprom 于 2006/6/14 16:15:00 发布：
可以考虑以下因素 刨除掉干扰震荡这些因素,可考虑以下因素: 1.中测测试探针的引线长度及测试点的接触远近导致中测比实际的值偏小 2.中测测试时烧调产生的温度引起产品的烧调电阻变小,冷却后其值可能变大,因此真正的基准在中测中未测试准确 |
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| 29楼： | >>参与讨论 |
| 作者： sww008602 于 2006/9/29 17:37:00 发布：
问题还未解决，我的基准电阻是用N-WELL电 问题还未解决，我的基准电阻是用N-WELL电阻，N-WELL电阻在封装前后阻值会有多大的变化？其比例会变吗？ |
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