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请教：如何用非阻塞赋值？？VERILOG |
| 作者：sunshine98 栏目：EDA技术 |
简单说明: 一个简单的ＶＥＲＩＬＯＧ代码，用一根控制线控制双向口． 结果肯定是阻塞了．新手初学，还未得精髓，所以求教． 如果能简单告知如何详细如何，更感激不尽了． input rw; inout [7:0] port_b; inout [7:0] port_a; reg [7:0] a; reg [7:0] b; assign port_b = rw ? a : 8'bZ ; assign port_a = rw ? 8'bZ : b ; always @ ( rw ) begin if (rw) begin b <= 8'bZ; a <= port_a; end else begin b <= port_b; a <= 8'bZ; end end * - 本贴最后修改时间：2005-12-23 16:10:38 修改者：sunshine98 |
| 2楼： | >>参与讨论 |
| 作者： enddy 于 2005/12/23 16:00:00 发布：
期待 同样是新手，期待高手的回答！ |
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| 3楼： | >>参与讨论 |
| 作者： sunshine98 于 2005/12/23 16:12:00 发布：
晕，这么快就有了回复，我以为有高手解答了呢． ：Ｄ |
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| 4楼： | >>参与讨论 |
| 作者： allok 于 2006/1/10 20:46:00 发布：
don't understand! what do you do ? |
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| 5楼： | >>参与讨论 |
| 作者： oaipoaip 于 2006/1/10 22:40:00 发布：
去www.pld.com.cn找一篇关于非阻塞赋值的文章看看就明白了 |
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| 6楼： | >>参与讨论 |
| 作者： 雷风 于 2006/1/12 9:24:00 发布：
结果为啥是阻塞 你想问什么？ |
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| 7楼： | >>参与讨论 |
| 作者： yadog 于 2006/1/12 17:14:00 发布：
re lz的always可以执行么？ 逻辑混乱 |
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| 8楼： | >>参与讨论 |
| 作者： woshihai88 于 2006/1/13 10:11:00 发布：
wo zhidao dian |
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