世俱杯 2025

登录 免费注册 世俱杯 2025 | 行业黑名单 | 帮助
维库电子市场网
技术交流 | 电路欣赏 | 工控天地 | 数字广电 | 通信技术 | 电源技术 | 测控之家 | EMC技术 | ARM技术 | EDA技术 | PCB技术 | 嵌入式系统
驱动编程 | 集成电路 | 器件替换 | 模拟技术 | 新手园地 | 单 片 机 | DSP技术 | MCU技术 | IC 设计 | IC 产业 | CAN-bus/DeviceNe

求助:如何实现pipeline?

作者:liyun022 栏目:EDA技术
求助:如何实现pipeline?
哪 位大侠能指教一下 ,流水线的经典设计用verilog应该怎么写?

2楼: >>参与讨论
highend
先看一下这个吧:
 简单流水线,很多书都讲。




//www.buaapress.com.cn/dpj/html/book/view.asp?id=1138

3楼: >>参与讨论
xjg1111
re
一般对速度要求较高时,拆分一些组合逻辑用pipeline实现,可以提高全局时钟速度。
网上资料挺多的。可以找找。

参与讨论
昵称:
讨论内容:
 
 
相关帖子
请教:如何在单时钟设计处理延时?
大家帮我找找这种类型的IC
谁有maxplus2下的Drivers\\win2000\\Win2000.inf
再请教7128问题
[求助]Altera的OpenCorePlus受限时间问题


Copyright © 1998-2006 tgdrjb.cn 浙ICP证030469号