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请教 在Verilog语言中时廷问题 |
| 作者：玉玟 栏目：EDA技术 |
我用Verilog语言中`timescale进行廷时控制,但在仿真时总是不起做用,有哪位大侠知道是什么原因啊,请指教,谢谢啦! |
| 2楼： | >>参与讨论 |
| 作者： redstar 于 2005/3/18 16:58:00 发布：
关于timescale声明 timescale声明在最后的仿真文件中有效，仿真文件中出现的任何关于时间的数字说明均以此为基准。 如：`timescale 1ns/100ps ... ... #10 ... //表示10ns后的一次操作，依此类推 |
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| 3楼： | >>参与讨论 |
| 作者： 玉玟 于 2005/3/21 9:06:00 发布：
不好意思,我还是不太明白 |
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| 4楼： | >>参与讨论 |
| 作者： 玉玟 于 2005/3/21 9:16:00 发布：
不好意思,我还是不太明白 我刚开始学Verilog语言,我写了一个程序如下:我想实现的功能是当clk4有一个下降沿时,on485输出高电平,持续一段时间后自动变为低电平，但总是达不到预想的效果，编译时总是说将clk4脚忽略，on485接地。我百思不得其解，请大侠指教。（我选的芯片是EPM7064）谢谢了！ `timescale 10ns/100ps MODULE wqt(clk4,on485); input clk4; OUTPUT on485; reg on485; parameter delay=10; always @ (negedge clk4) begin if (!clk4) begin on485=1; end # delay on485=0; end endMODULE |
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| 5楼： | >>参与讨论 |
| 作者： wkcdsc 于 2005/3/21 10:47:00 发布：
ai.. # delay on485=0;是不能综合的 |
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| 6楼： | >>参与讨论 |
| 作者： 吴明诗 于 2005/3/22 15:37:00 发布：
仿真时才用的上的 |
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| 7楼： | >>参与讨论 |
| 作者： luoqiang28 于 2005/3/23 17:06:00 发布：
真实的硬件是不能够延时的， 只有在专门的仿真工具中可以仿真出来，但不能综合，出现这个“clk4脚忽略，on485接地”问题是综合的报告。延时一般用来写测试程序的。 |
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| 8楼： | >>参与讨论 |
| 作者： 玉玟 于 2005/3/24 10:12:00 发布：
噢,是这样啊,谢谢大家! 看来我这种延时一段时间让on485脚自动变低是行不通的,请问大家有没有什么好办法能实现当clk4有一个下降沿时,on485输出高电平,持续一段时间后自动变为低电平的功能,我试了好多种方法,on485持续为高电平的时间总是不能控制,请大家帮我想想有什么办法可以实现,谢谢大家了! |
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| 9楼： | >>参与讨论 |
| 作者： f0rmat 于 2005/3/24 11:33:00 发布：
请问你是用什么仿真工具? 请问你是用什么仿真工具? 不过你用negedge来实现,从语法上来说,negedge才触发,也就是说你的延时是永远不执行的 |
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| 10楼： | >>参与讨论 |
| 作者： reggae 于 2005/4/24 0:37:00 发布：
re 应该需要一个更高频率的CLK，delay它的整数个cycle后在上升沿变化。 |
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